Función "rising_edge" para VHDL

Esta instrucción detecta el flanco ascendente de una señal std_ulogic o std_logic. Devolverá verdadero cuando la señal cambie de un valor bajo ( '0'o 'L') a un valor alto ( '1'o 'H').

Ejemplo

En este ejemplo, el simulador ejecuta el cuerpo del if exactamente una vez por ciclo de reloj, en el flanco ascendente de la señal de reloj.

signal clock : std_logic;
...
sync_stuff: process (clock)
begin
  if rising_edge(clock) then
    ...
  end if;
end process;

En pocas palabras, cuando detecta un 1 nos devolvera un 1 y si
no detecta nada no nos devolvera ningun valor.

Referencia
The rising_edge function. (s. f.). Computing Science - Simon Fraser University. https://www2.cs.sfu.ca/~ggbaker/reference/std_logic/1164/rising_edge.html