Elementos de un FPGA

 ARQUITECTURA FPGA - LÓGICA ELECTRÓNICA PROGRAMABLE


Las FPGAs (Field Programmable Gate Arrays) y CPLD son dispositivos semiconductores reprogramables, basados en matrices de bloques de lógica configurables (conocidos como CLBs) cuyas conexiones se pueden modificar según las necesidades del diseñador.

Esta capacidad de reprogramación, unida a un proceso de desarrollo y fabricación menos costoso y largo que el de otros dispositivos otorga a las FPGAs una posición privilegiada para una gran variedad de aplicaciones frente a otros circuitos integrados.

En la actualidad las FPGAs está implantada en muchos sectores de la industria, tales como procesamiento digital de señales, sistemas militares, prototipado de la funcionalidad de otros dispositivos electrónicos (por ejemplo un ASIC), etc.

Características de una arquitectura interna de una FPGA

Una matriz de bloques de lógica configurables (CLB): bloques lógicos cuyos parámetros se pueden modificar de forma que presente diferentes funcionalidades. Cada CLB consiste, de forma genérica, en varias tablas de LUTs (look-up tables, o tablas de consulta) cuyas salidas están multiplexadas y unos parámetros de configuración de dicho CLB. El diseño de un CLB varía de un fabricante a otro. En la figura puede verse un CLB de una XC4000 de Xilinx:

Una matriz de rutado, encargada de conectar los CLBs entre ellos, y a su vez éstos con las celdas de entrada y salida.
Celdas de entrada y salida (IOB): su misión es comunicar la lógica interna de la FPGA con el exterior.
No sólo los bloques de lógica son configurables, sino que tanto la matriz de rutado como las celdas de entrada y salida son programables, otorgándole a las FPGAs de una gran flexibilidad a la hora de ajustarse a las especificaciones de cada diseño.

Referencia
Arquitectura FPGA - GENERA Tecnologías. (s. f.). GENERA | Computación Embebida, Monitorización y Control - GENERA Tecnologías. https://www.generatecnologias.es/arquitectura_fpga.html





Comentarios

Publicar un comentario

Entradas populares de este blog

ARREGLO LOGICO GENERICO (GAL)

Imagen
   JAVIER MICHEL FLORES COYOTL   GAL  GAL (Generic Array Logic), en español Arreglo Lógico Genérico, son un tipo de circuito integrado, de marca registrada por Lattice Semiconductor, que ha sido diseñados con el propósito de sustituir a la mayoría de las PAL, manteniendo la compatibilidad de sus terminales. Utiliza una matriz de memoria EEPROM en lugar por lo que se puede programar varias veces. Un GAL en su forma básica es un PLD con una matriz AND reprogramable, una matriz OR fija y una lógica de salida programable mediante una macrocelda. Esta estructura permite implementar cualquier función lógica como suma de productos con un número de términos definido. En los PLDs no reprogramables la síntesis de las ecuaciones lógicas se realiza mediante quema de fusibles en cada punto de intersección de los pines de entrada con las compuertas. En el caso de un GAL es básicamente la misma idea pero en vez de estar formada por una red de conductores ordenados en filas y col...
Leer más

Función "rising_edge" para VHDL

Esta instrucción detecta el flanco ascendente de una  señal  std_ulogic   o  std_logic .  Devolverá verdadero cuando la señal cambie de un valor bajo (  '0' o  'L' ) a un valor alto (  '1' o  'H' ). Ejemplo En este ejemplo, el simulador ejecuta el cuerpo del  if  exactamente una vez por ciclo de reloj, en el flanco ascendente de la señal de reloj. signal clock : std_logic; ... sync_stuff: process (clock) begin if rising_edge(clock) then ... end if; end process; En pocas palabras, cuando detecta un 1 nos devolvera un 1 y si no detecta nada no nos devolvera ningun valor. Referencia The rising_edge function . (s. f.). Computing Science - Simon Fraser University.  https://www2.cs.sfu.ca/~ggbaker/reference/std_logic/1164/rising_edge.html
Leer más

Señal del reloj en VHDL

En los sistemas digitales el reloj es el elemento que marca el sincronismo entre todos los elementos del circuito. Cada vez que hay un cambio, normalmente de 0 a 1, del reloj, los elementos de memoria, llamados biestables o flip-flops se cargan con los nuevos datos calculados durante el periodo transcurrido entre el cambio anterior y el actual. El tiempo que tarde la señal en llegar de su origen a su destino entre dos pulsaciones de este corazón eléctrico, lo denominamos el  camino crítico del circuito , y es la velocidad máxima a la que puede latir el reloj, ya que si fuera más rápido las señales no serían estables a las entradas de los flips-flops y el circuito comenzaría a dar resultados erróneos. library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity clk_div is generic (divider : integer range 0 to 1023); port ( clk_i : in std_logic; clk_o : out std_logic Bibliografía: vhdl_es. (2019, 5 de febrero).  Dividir el reloj en una FPGA - VHDL.es . VHDL.es....
Leer más