Muestreo y retención

Los circuitos de muestreo y retención son un tipo de dispositivo analógico que capta y después congela la tensión de una señal analógica que varía continuamente durante un período de tiempo determinado. Se suelen utilizar como parte de los convertidores analógico a digital para evitar la distorsión, que de otro modo se podría producir con una variación en la señal de entrada. Un circuito de muestreo y retención típico contendrá un condensador para almacenar carga eléctrica, un dispositivo de conmutación y un amplificador operacional.



La mayoría de los circuitos de muestreo y retención utilizan un condensador para mantener la tensión de muestra

Los circuitos prácticos de muestreo y retención usan operacionales para obtener una baja impedancia en el circuito de excitación y una alta impedancia de carga en el condensador de retención. Estos circuitos utilizan conmutadores FET en vez de BJT a causa de la linealidad y carencia de offset en sus características de transferencia en la proximidad del origen, donde tiene lugar la acción de conmutación.

En la práctica, los interruptores electrónicos y los condensadores no son perfectos y presentan discrepancias respecto a los valores o estado ideales. Entre las especificaciones mas importantes están las de tiempo de apertura y tiempo de adquisición. 

El tiempo de apertura de apertura de un sistema determina esencialmente el tipo de interruptor que se debe utilizar. Si el tiempo es del orden de milisegundos, S puede ser un rele. 

    ==> Interruptores FET: Tiempo de apertura normalmente de 50 a 100ns

    ==> Interruptores con diodo: Es mucho menor de 1ns

Como el circuito de salida es capacitivo, tarda un cierto tiempo antes de que la tension del condensador sea idéntica a la entrada. 

Los circuitos de muestreo y retención son útiles para confirmar la precisión de las mediciones al comparar la señal con una señal digital a analógica generada internamente. También se pueden utilizar cuando se deben medir varias muestras a la vez.






Bibliografía

http://www.elo.jmc.utfsm.cl/sriquelme/enl/presentaciones/presentaci%C3%B3n7%20enl_2.pdf

http://www.elo.jmc.utfsm.cl/sriquelme/apuntes/sample%20and%20hold/samplehold.pdf

https://es.rs-online.com/web/c/semiconductores/convertidores-de-datos/circuitos-de-muestreo-y-retencion/


Comentarios

Publicar un comentario

Entradas populares de este blog

ARREGLO LOGICO GENERICO (GAL)

Imagen
   JAVIER MICHEL FLORES COYOTL   GAL  GAL (Generic Array Logic), en español Arreglo Lógico Genérico, son un tipo de circuito integrado, de marca registrada por Lattice Semiconductor, que ha sido diseñados con el propósito de sustituir a la mayoría de las PAL, manteniendo la compatibilidad de sus terminales. Utiliza una matriz de memoria EEPROM en lugar por lo que se puede programar varias veces. Un GAL en su forma básica es un PLD con una matriz AND reprogramable, una matriz OR fija y una lógica de salida programable mediante una macrocelda. Esta estructura permite implementar cualquier función lógica como suma de productos con un número de términos definido. En los PLDs no reprogramables la síntesis de las ecuaciones lógicas se realiza mediante quema de fusibles en cada punto de intersección de los pines de entrada con las compuertas. En el caso de un GAL es básicamente la misma idea pero en vez de estar formada por una red de conductores ordenados en filas y col...
Leer más

Función "rising_edge" para VHDL

Esta instrucción detecta el flanco ascendente de una  señal  std_ulogic   o  std_logic .  Devolverá verdadero cuando la señal cambie de un valor bajo (  '0' o  'L' ) a un valor alto (  '1' o  'H' ). Ejemplo En este ejemplo, el simulador ejecuta el cuerpo del  if  exactamente una vez por ciclo de reloj, en el flanco ascendente de la señal de reloj. signal clock : std_logic; ... sync_stuff: process (clock) begin if rising_edge(clock) then ... end if; end process; En pocas palabras, cuando detecta un 1 nos devolvera un 1 y si no detecta nada no nos devolvera ningun valor. Referencia The rising_edge function . (s. f.). Computing Science - Simon Fraser University.  https://www2.cs.sfu.ca/~ggbaker/reference/std_logic/1164/rising_edge.html
Leer más

Señal del reloj en VHDL

En los sistemas digitales el reloj es el elemento que marca el sincronismo entre todos los elementos del circuito. Cada vez que hay un cambio, normalmente de 0 a 1, del reloj, los elementos de memoria, llamados biestables o flip-flops se cargan con los nuevos datos calculados durante el periodo transcurrido entre el cambio anterior y el actual. El tiempo que tarde la señal en llegar de su origen a su destino entre dos pulsaciones de este corazón eléctrico, lo denominamos el  camino crítico del circuito , y es la velocidad máxima a la que puede latir el reloj, ya que si fuera más rápido las señales no serían estables a las entradas de los flips-flops y el circuito comenzaría a dar resultados erróneos. library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity clk_div is generic (divider : integer range 0 to 1023); port ( clk_i : in std_logic; clk_o : out std_logic Bibliografía: vhdl_es. (2019, 5 de febrero).  Dividir el reloj en una FPGA - VHDL.es . VHDL.es....
Leer más