LENGUAJE DE PROGRAMACIÒN VHDL

 

Un sistema digital está descrito por sus entradas y sus salidas y la relación que existe entre ellas. En el caso de VHDL por un lado se describirá el aspecto exterior del circuito: entradas y salidas; y por otro la forma de relacionar las entradas con las salidas. El aspecto exterior, cuántos puertos de entrada y salida tenemos, es lo que denominaremos entity. Y la descripción del comportamiento del circuito architecture, toda architecture tiene que estar asociada a una entity. Además, aunque no es estrictamente necesario, podemos definir también las bibliotecas y paquetes que vamos a utilizar, lo que nos indicará que tipos de puertos y operadores podemos utilizar. Siempre ha de aparecer la definición de las bibliotecas y paquetes antes de la definición de la entity.


2.1 Entity

Una entidad es la abstracción de un circuito, ya sea desde un complejo sistema electrónico o una simple puerta lógica. La entidad únicamente describe la forma externa del circuito, en ella se enumeran las entradas y las salidas del diseño. Una entidad es análoga a un símbolo esquemático en los diagramas electrónicos, el cual describe las conexiones del dispositivo hacia el resto del diseño.

- Define externamente al circuito o subcircuito.

- Nombre y número de puertos, tipos de datos de entrada y salida.

- Tienes toda la información necesaria para conectar tu circuito a otros circuitos.

 entity nombre is generic (cte1: tipo := valor1; cte2: tipo:= valor 2; …); port (entrada1, entrada2, … : in tipo; salida1, salida2, …: out tipo; puertoi : modo tipo); end nombre;

Los puertos pueden ser de entrada in, salida out, entrada-salida inout o buffer. Los puertos de entrada sólo se pueden leer y no se puede modificar su valor internamente en la descripción del comportamiento del circuito (architecture), sobre los puertos de salida sólo

se puede escribir pero nunca tomar decisiones dependiendo de su valor (esto implica una lectura). Si es estrictamente necesario escribir sobre un puerto a la vez que se tiene que tener en cuenta su valor el tipo sería inout o buffer. Además, en la entity se pueden definir unos valores genéricos (generic) que se utilizarán para declarar propiedades y constantes del circuito, independientemente de cual sea la arquitectura. A nivel de simulación utilizaremos generic para definir retardos de señales y ciclos de reloj, estas definiciones no serán tenidas en cuenta a nivel de síntesis.

BIBLIOGRAFIA

(s. f.). Archivo Institucional E-Prints Complutense - E-Prints Complutense. https://eprints.ucm.es/id/eprint/26200/1/intro_VHDL.pdf

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