Registro de Clases: Unidad II

Miércoles, 13 de Octubre del 2021

En línea: 

El profesor dejó como actividad implementar las siguiente compuertas lógicas:

--> not 

--> and de 2 entradas

--> and de 3 entradas

--> or de 2 entradas,

-->  or de 3 entradas,

-->  or de 4 entradas

--> xor

--> xnor


Miércoles, 03 de noviembre (clase semáforo)

Se explicó el código que iba a ser usado en el semáforo, para el generador de pulsos se ocuparon algunos procesos como: reloj, contador y la función "rising_edge" cuyo propósito es detectar el flanco de subida y darnos un "1" en la salida, solo si este detecta que existe un valor alto; entonces si detecta un flanco ascendente = 1, si detecta un valor bajo = 0



Jueves, 04 de noviembre (Contador de décadas)

Se explicó la implementación del código para realizar el contador de décadas, en el cual se necesita un generador de pulsos, el cual mandara un bit de sobre carga y a su vez mandara un pulso para el siguiente contador, el cual contara cada vez que en el anterior se hayan contado 10, del cual saldra un numero binario de 4 bits que representara las decenas, en ambos casos se necesita una señal de reset para que ambos regresen a 0. 

se generan unidades y decenas el cual pasara atreves del mismo canal 



En el código se describe la estructura de la programación para poder desarrollar el contador de décadas, el código del inicio es el que se utiliza desde el inició del PWM, en el cual se tiene un conteo, el del reloj y la señal del conteo en la cual se puede modificar el numero o tiempo del conteo, cada que hay un flanco de subida se aumenta el contador en 1, entonces si el conteo es igual a 1 el contador tiende a regresar a 0 y la bandera se va a 1 si no la bandera pertenece a 0 y el disparo al estado de la bandera 



 



Comentarios

Publicar un comentario

Entradas populares de este blog

ARREGLO LOGICO GENERICO (GAL)

Imagen
   JAVIER MICHEL FLORES COYOTL   GAL  GAL (Generic Array Logic), en español Arreglo Lógico Genérico, son un tipo de circuito integrado, de marca registrada por Lattice Semiconductor, que ha sido diseñados con el propósito de sustituir a la mayoría de las PAL, manteniendo la compatibilidad de sus terminales. Utiliza una matriz de memoria EEPROM en lugar por lo que se puede programar varias veces. Un GAL en su forma básica es un PLD con una matriz AND reprogramable, una matriz OR fija y una lógica de salida programable mediante una macrocelda. Esta estructura permite implementar cualquier función lógica como suma de productos con un número de términos definido. En los PLDs no reprogramables la síntesis de las ecuaciones lógicas se realiza mediante quema de fusibles en cada punto de intersección de los pines de entrada con las compuertas. En el caso de un GAL es básicamente la misma idea pero en vez de estar formada por una red de conductores ordenados en filas y col...
Leer más

Función "rising_edge" para VHDL

Esta instrucción detecta el flanco ascendente de una  señal  std_ulogic   o  std_logic .  Devolverá verdadero cuando la señal cambie de un valor bajo (  '0' o  'L' ) a un valor alto (  '1' o  'H' ). Ejemplo En este ejemplo, el simulador ejecuta el cuerpo del  if  exactamente una vez por ciclo de reloj, en el flanco ascendente de la señal de reloj. signal clock : std_logic; ... sync_stuff: process (clock) begin if rising_edge(clock) then ... end if; end process; En pocas palabras, cuando detecta un 1 nos devolvera un 1 y si no detecta nada no nos devolvera ningun valor. Referencia The rising_edge function . (s. f.). Computing Science - Simon Fraser University.  https://www2.cs.sfu.ca/~ggbaker/reference/std_logic/1164/rising_edge.html
Leer más

Señal del reloj en VHDL

En los sistemas digitales el reloj es el elemento que marca el sincronismo entre todos los elementos del circuito. Cada vez que hay un cambio, normalmente de 0 a 1, del reloj, los elementos de memoria, llamados biestables o flip-flops se cargan con los nuevos datos calculados durante el periodo transcurrido entre el cambio anterior y el actual. El tiempo que tarde la señal en llegar de su origen a su destino entre dos pulsaciones de este corazón eléctrico, lo denominamos el  camino crítico del circuito , y es la velocidad máxima a la que puede latir el reloj, ya que si fuera más rápido las señales no serían estables a las entradas de los flips-flops y el circuito comenzaría a dar resultados erróneos. library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity clk_div is generic (divider : integer range 0 to 1023); port ( clk_i : in std_logic; clk_o : out std_logic Bibliografía: vhdl_es. (2019, 5 de febrero).  Dividir el reloj en una FPGA - VHDL.es . VHDL.es....
Leer más