TIPOS DE SEÑALES (VHDL)

Signal

Las señales representan elementos de memoria o conexiones y sí pueden ser sintetizados, dicho de otra manera, a cada objeto de nuestro código VHDL que sea declarado como signal le corresponde un cable o un elemento de memoria (biestable, registro …) en nuestro circuito. Por lo tanto, su comportamiento en simulación será el esperado de ese elemento físico aunque no lo describamos en el código explícitamente. Tienen que ser declaradas antes del begin de la architecture. Los puertos de una entidad son implícitamente declarados como señales en el momento de la declaración, ya que estos representan conexiones. 

- signal identificador: tipo; La asignación de una señal a un valor se hace mediante el operador "<=" nombre señal <= valor o expresión; A <= 10; 

bit

Sólo admite los valores 0 y 1. Para hacer una asignación a un objeto tipo bit el valor binario tiene que aparecer entre comas simples (‘0’ o ‘1’)

bit_vector (rango)

El rango, siempre entre paréntesis, indica el número de bits del vector, éstos sólo pueden estar formados por ceros y unos. Para un vector de N bits el rango será N-1 downto 0, donde el bit más a la izquierda es el más significativo y el bit más a la derecha el menos significativo (notación binaria estándar). Para hacer una asignación el valor tiene que aparecer entre comillas (por ejemplo: “1100”)

boolean

sólo admite los valores true y false

character

cualquier valor ascii

string

cualquier cadena formada por ascii

integer rango

cualquier número entero dentro del rango, aquí el rango no va entre paréntesis, puede expresarse como 0 to MAX

std_logic

tipo predefinido en el estándar IEEE 1164. Este tipo representa una lógica multivaluada de 9 valores. Además del ‘0’ lógico y el ‘1’ lógico, posee alta impedancia ‘Z’, desconocido ‘X’ ó sin inicializar ‘U’ entre otros. Para hacer una asignación el valor tiene que aparecer entre comas simples (‘0’, ‘1’, ‘X’, …)

std_logic_vector(rango)

representa un vector de elementos std_logic, posee las mismas reglas de asignación y definición del rango que el tipo bit_vector pero con un mayor número de valores posibles.




Entradas y Salidas generales del Controlador 

Según como se presentó en la figura 2 el sistema está compuesto por un número de señalesde entrada y salida las cuales se describirán en este epígrafe. 

D_in: A través de esta señal el microprocesador envía los datos pertenecientes a los registros o los datos propios de control que conforman la trama HDLC. 

D_out: A través de esta señal el microprocesador recibe los datos provenientes de los registros o los datos propios de control que conforman la trama que se recibió. 

A31...A0: Estos bits constituyen el bus de direcciones, que posibilita que el microprocesador direccione el controlador HDLC, así como un registro en particular. 

R_W: Bit que indica si el microprocesador va a realizar una escritura o una lectura. Si se encuentra en nivel alto indica que se realizará una lectura(R) y si se encuentra en nivel bajo se realizará una escritura (W).

EN: Bit que habilita, de encontrarse en nivel alto, el bus de direcciones, las funciones de lectura y escritura, así como la transferencia de datos hacia el bus de datos. 

CS: De encontrarse este bit en nivel alto, habilita las operaciones de lectura y escritura hacia los registros del controlador. 

IRQ: Señal de un bit que solicita interrupción al microprocesador, para esto debe pasar a nivel bajo.

CLK: Entrada de reloj del sistema con un valor de 2048KHz. 

rst: Inicializa todos los bloques que comprenden este controlador, cuando se encuentra en nivel bajo.

F0: Señal de un bit que cuando sube su nivel a „1‟, indica que se comenzó a transmitir el canal 0 de la Trama E1. Está dirigida al Subsistema de Temporización para lograr el modo interno de temporización.

TX_CEN: Señal que actúa directamente sobre el Subsistema de Temporización permitiendo el modo externo; cuando la transmisión está concebida por esta señal no necesariamente el dato de control va en el canal 16 de la Trama E1, se transmite en el canal que ella seleccione. 

RX_CEN: Señal que actúa directamente sobre el Subsistema de Temporización permitiendo el modo externo; cuando la recepción está concebida por esta señal no necesariamente el dato de control va a recibirse en el canal 16 como está preestablecido. 

ST_BUS: Señal de 8 bit, que permite que el módulo HDLC envié la trama de control hacia el transceptor y así incorporarla al flujo digital E1. 

ST_BUS_RX: Señal de 8 bits, a través de la cual se obtiene el dato de control proveniente del transceptor del flujo digital E1. 

TEOP: Señal de un bit, que sube su nivel a uno para indicar fin de transmisión del espacio de dato de la trama de control. 

REOP: Señal de un bit, que sube su nivel a uno para indicar fin de recepción del espacio de dato de la trama de control.




https://eprints.ucm.es/id/eprint/26200/1/intro_VHDL.pdf
https://www.researchgate.net/publication/39436653_VHDL_Tipos_de_datos
http://scielo.sld.cu/pdf/eac/v34n2/eac040213.pdf

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