Resolución de ejercicios

 Compuertas (AND, NOT, AND_3, OR, XNOR, XOR):



Ejercicio BCD:



Sumador de 4 bits:




Reloj de 3 entradas:




Semáforo 1 (parpadeo normal):




Semáforo doble (cruce):




Contador de Décadas




Contador de Millares













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ARREGLO LOGICO GENERICO (GAL)

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   JAVIER MICHEL FLORES COYOTL   GAL  GAL (Generic Array Logic), en español Arreglo Lógico Genérico, son un tipo de circuito integrado, de marca registrada por Lattice Semiconductor, que ha sido diseñados con el propósito de sustituir a la mayoría de las PAL, manteniendo la compatibilidad de sus terminales. Utiliza una matriz de memoria EEPROM en lugar por lo que se puede programar varias veces. Un GAL en su forma básica es un PLD con una matriz AND reprogramable, una matriz OR fija y una lógica de salida programable mediante una macrocelda. Esta estructura permite implementar cualquier función lógica como suma de productos con un número de términos definido. En los PLDs no reprogramables la síntesis de las ecuaciones lógicas se realiza mediante quema de fusibles en cada punto de intersección de los pines de entrada con las compuertas. En el caso de un GAL es básicamente la misma idea pero en vez de estar formada por una red de conductores ordenados en filas y columnas en las que en
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Función "rising_edge" para VHDL

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Señal del reloj en VHDL

En los sistemas digitales el reloj es el elemento que marca el sincronismo entre todos los elementos del circuito. Cada vez que hay un cambio, normalmente de 0 a 1, del reloj, los elementos de memoria, llamados biestables o flip-flops se cargan con los nuevos datos calculados durante el periodo transcurrido entre el cambio anterior y el actual. El tiempo que tarde la señal en llegar de su origen a su destino entre dos pulsaciones de este corazón eléctrico, lo denominamos el  camino crítico del circuito , y es la velocidad máxima a la que puede latir el reloj, ya que si fuera más rápido las señales no serían estables a las entradas de los flips-flops y el circuito comenzaría a dar resultados erróneos. library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity clk_div is generic (divider : integer range 0 to 1023); port ( clk_i : in std_logic; clk_o : out std_logic Bibliografía: vhdl_es. (2019, 5 de febrero).  Dividir el reloj en una FPGA - VHDL.es . VHDL.es.  https://v
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