Señal del reloj en VHDL

En los sistemas digitales el reloj es el elemento que marca el sincronismo entre todos los elementos del circuito. Cada vez que hay un cambio, normalmente de 0 a 1, del reloj, los elementos de memoria, llamados biestables o flip-flops se cargan con los nuevos datos calculados durante el periodo transcurrido entre el cambio anterior y el actual.

El tiempo que tarde la señal en llegar de su origen a su destino entre dos pulsaciones de este corazón eléctrico, lo denominamos el camino crítico del circuito, y es la velocidad máxima a la que puede latir el reloj, ya que si fuera más rápido las señales no serían estables a las entradas de los flips-flops y el circuito comenzaría a dar resultados erróneos.

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
 
entity clk_div is
    generic (divider : integer range 0 to 1023);
    port (
        clk_i : in  std_logic;
        clk_o : out std_logic
Bibliografía:
vhdl_es. (2019, 5 de febrero). Dividir el reloj en una FPGA - VHDL.es. VHDL.es. https://vhdl.es/dividir-reloj-en-fpga/


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