El sistema embebido: ¿Qué es exactamente?

 

Un sistema embebido (también conocido como “empotrado”, “incrustado” o “integrado”) es un sistema de computación diseñado para realizar funciones específicas, y cuyos componentes se encuentran integrados en una placa base (en inglés. “motherboard”). El procesamiento central del sistema se lleva a cabo gracias a un microcontrolador, es decir, un microprocesador que incluye además interfaces de entrada/salida, así como una memoria de tamaño reducido en el mismo chip.

Estos sistemas pueden ser programados directamente en el lenguaje ensamblador del microcontrolador o microprocesador o utilizando otros lenguajes como C o C++ mediante compiladores específicos.

Son diseñados generalmente para su utilización en tareas que impliquen una computación en tiempo real, pero también destacan otros casos como son Arduino y Raspberry Pi, cuyo fin está más orientado al diseño y desarrollo de aplicaciones y prototipos con sistemas embebidos desde entornos gráficos.

Hasta aquí, ya nos hemos cruzado con términos como Microprocesador, Microcontrolador, C/C++, Arduino, Raspberry, o sistemas en tiempo real, conceptos que son indispensables para entender el “mundo” que reside dentro de un sistema embebido. Por eso, hoy vamos a hablar de estos y otros términos para así, conseguir tener un conocimiento más detallado sobre los sistemas embebidos y sus características fundamentales.

Figura1.Sistema embebido

Referencia

Sistema embebido y sus características | Conceptos fundamentales. (s. f.). Tribalyte Technologies. https://tech.tribalyte.eu/blog-sistema-embebido-caracteristicas

Comentarios

Publicar un comentario

Entradas populares de este blog

ARREGLO LOGICO GENERICO (GAL)

Imagen
   JAVIER MICHEL FLORES COYOTL   GAL  GAL (Generic Array Logic), en español Arreglo Lógico Genérico, son un tipo de circuito integrado, de marca registrada por Lattice Semiconductor, que ha sido diseñados con el propósito de sustituir a la mayoría de las PAL, manteniendo la compatibilidad de sus terminales. Utiliza una matriz de memoria EEPROM en lugar por lo que se puede programar varias veces. Un GAL en su forma básica es un PLD con una matriz AND reprogramable, una matriz OR fija y una lógica de salida programable mediante una macrocelda. Esta estructura permite implementar cualquier función lógica como suma de productos con un número de términos definido. En los PLDs no reprogramables la síntesis de las ecuaciones lógicas se realiza mediante quema de fusibles en cada punto de intersección de los pines de entrada con las compuertas. En el caso de un GAL es básicamente la misma idea pero en vez de estar formada por una red de conductores ordenados en filas y columnas en las que en
Leer más

Función "rising_edge" para VHDL

Esta instrucción detecta el flanco ascendente de una  señal  std_ulogic   o  std_logic .  Devolverá verdadero cuando la señal cambie de un valor bajo (  '0' o  'L' ) a un valor alto (  '1' o  'H' ). Ejemplo En este ejemplo, el simulador ejecuta el cuerpo del  if  exactamente una vez por ciclo de reloj, en el flanco ascendente de la señal de reloj. signal clock : std_logic; ... sync_stuff: process (clock) begin if rising_edge(clock) then ... end if; end process; En pocas palabras, cuando detecta un 1 nos devolvera un 1 y si no detecta nada no nos devolvera ningun valor. Referencia The rising_edge function . (s. f.). Computing Science - Simon Fraser University.  https://www2.cs.sfu.ca/~ggbaker/reference/std_logic/1164/rising_edge.html
Leer más

Señal del reloj en VHDL

En los sistemas digitales el reloj es el elemento que marca el sincronismo entre todos los elementos del circuito. Cada vez que hay un cambio, normalmente de 0 a 1, del reloj, los elementos de memoria, llamados biestables o flip-flops se cargan con los nuevos datos calculados durante el periodo transcurrido entre el cambio anterior y el actual. El tiempo que tarde la señal en llegar de su origen a su destino entre dos pulsaciones de este corazón eléctrico, lo denominamos el  camino crítico del circuito , y es la velocidad máxima a la que puede latir el reloj, ya que si fuera más rápido las señales no serían estables a las entradas de los flips-flops y el circuito comenzaría a dar resultados erróneos. library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity clk_div is generic (divider : integer range 0 to 1023); port ( clk_i : in std_logic; clk_o : out std_logic Bibliografía: vhdl_es. (2019, 5 de febrero).  Dividir el reloj en una FPGA - VHDL.es . VHDL.es.  https://v
Leer más